by
Tìm hiểu các phương pháp và kỹ thuật dùng trong khâu Thin film tại đây
Trong bài viết này sẽ đi sâu chi tiết vào quá trình này và chủ yếu về màng mỏng cho lớp dẫn điện, lớp cách điện và cuối cùng là lớp bảo vệ vi mạch IC đã hoàn thiện.
Wafer sau khi đã có transistor rồi thì mục kế tiếp là nối chúng lại với nhau bằng dây kim loại.
Khâu làm về phần kim loại này thường được gọi là khâu Thin film. Tuy nhiên không phải lúc nào khâu này cũng làm về kim loại. Khâu này cũng làm về lớp EPI (Epitaxy) hay làm lớp cách điện để các dây không chạm nhau.
Một số màng phổ biến bao gồm:
• Silicon Dioxide - chất cách điện.
• Silicon Nitride - bảo vệ vi mạch IC đã hoàn thiện.
• Polysilicon - được sử dụng làm dây dẫn và điện cực điều khiển cho một số loại bóng bán dẫn.
• Nhôm - được sử dụng làm conductor.
• Đồng - loại conductor mới nhất, có điện trở thấp hơn nhôm.
• Titanium Nitride hoặc Tantalum Nitride - được sử dụng làm rào cản giữa các màng để ngăn tương tác.
Lớp kim loại thì gọi là metal layer. Lớp cách điện thì gọi là dielectric layer.
Cũng giống như PCB, wafer có nhiều lớp dây điện và lớp cách điện. Trong fab lớp cách điện dưới cùng (tức là nằm ngay trên mấy transistor, diode) gọi là D1 (D= viết tắt cho dielectric). Trên lớp D1 này là lớp M1 ( metal 1). Rồi tới D2, M2, D3, M3, v.v. IC càng phức tạp thì càng nhiều lớp D và M. Một con 486 có chừng 5 lớp D và M. Lớp trên cùng để bảo vệ IC không gọi là D mà là passivation layer. Lớp này dùng để chống lại oxit hóa các mạch điện kim loại và cũng dùng làm "vỏ" cứng chống lại trầy trụa và bụi bặm.
Cũng giống như PCB, muốn nối mạch từ lớp này qua lớp khác thì dùng via. Khác với PCB là via này không rỗng, mà được bịt kín với kim loại, do đó mà nó còn được gọi là via plug hay plug. Tuy nhiên có người (hãng) gọi lỗ trên lớp cách điện là via, còn "cục" kim loại nằm trong via để nối từ lớp M này qua lớp M khác gọi là plug.
Thế thì kim loại nào dùng trong IC. Nhiều thứ lắm: Nhôm, nickle, titanium, tungsten, đồng, cobalt, vàng, bạch kim, và nhiều hợp kim khác. Đồng thì mới được dùng rộng rãi trong vòng 10 năm nay. Lý do chính là nó khó làm hơn các kim loại khác, và dơ hơn các kim loại khác. Bạch kim thì gần như là không còn dùng vì quá mắc. Vàng thì cũng vậy.
Trước khi dẫn dây điện thì cần một lớp cách điện (dielectric layer). Lớp cách điện đầu tiên này kêu là D1. Muốn trải một lớp D1 thì hơi khó vì nó không phải là một mặt phẳng. Thường thì lớp D1 này dùng process gọi là SOG (spin on glass/ spun on glass).
Cách làm thì giống như tráng mực cảm quang đã nói trong một bài viết trước. Tức là wafer được bỏ lên một cái đĩa, quay một vận tốc nào đó rồi "nhỏ" mực lên tâm của wafer. Lực ly tâm làm mực trải đều ra trên mặt wafer thành một lớp mỏng.
Trong SOG thì cũng như vậy thôi. Nhưng thay vì dùng mực thì họ dùng một chất thủy tinh trong thể lỏng. Đây là một chất có nhiều solvent nên rất dễ cháy. Nó thường được chứa trong tủ lạnh (loại chống nổ) để bảo quản lâu vì ở nhiệt độ cao chất này bốc hơi nhanh và biến thành dạng thủy tinh cứng như kiếng cửa sổ.
Máy SOG thì chạy như thế này:
1. Wafer đưa lên chuck (đĩa), lực chân không sẽ hút wafer xuống chuck.
2. Quay chuck.
3. Phun nước DI (deinonized) cho sạch mặt wafer.
4. Phun IPA (cồn) cho khô nước.
5. Phun chất SOG, thay đổi độ quay để có độ dầy theo ý muốn.
6. Đưa qua lò nướng từ 200-300C cho khô chất lỏng SOG và biến nó thành thủy tinh.
Thường thì process này được lập lại vài lần để mặt wafer thật phẳng. Tại sao cần phẳng ? Tại vì tới khâu kế tiếp để trải dây điện lên, nếu lồi lõm quá lớp dẫn điện sẽ không đều, dễ bị đứt.
Những nguy hiểm trên khâu SOG:
1. Chất dễ cháy: SOG và IPA.
2. Khi lau chùi máy phải dùng acid HF. Chỉ có acid này mới ăn được thủy tinh thôi. Chất này không làm cháy da nhưng lại thấm qua da và ăn thủng xương.
Ngoài SOG ra thì còn 1 cách nữa là dùng TEOS. TEOS là viết tắt của Tetraethyl Orthosilicate.
Nó là một chất lỏng, nhưng khi phân hóa ra thì biến thành hơi và để lại Silicon Dioxide. Máy móc làm lớp cách điện này phức tạp hơn với máy SOG. Trước hết TEOS đưa qua máy bơm hơi để làm thành dạng hơi. Hơi TEOS được đưa vào trong lò dưới áp suất thấp (chừng vài Torr, áp suất không khí là 760 Torr tại mặt biển, hay 760mm thủy ngân).
Trong lò này khi hơi TEOS bơm vào thì nhiệt độ đang nằm khoảng 300-400C. Khi bắt đầu chạy thì nhiệt độ lên khoảng 450C hoặc cao hơn. Nên nhớ rằng mỗi hãng có một công thức riêng. Đây chỉ là mô tả nói chung mang tính khái niệm về lối làm chất cách điện dùng TEOS. Tùy theo độ dầy của lớp cách điện mà thời gian và số lượng hơi TEOS sẽ được bơm vào.
Nói thì đơn giản thế đấy, nhưng trước khi đưa wafer vào chạy và sau khi chạy xong thì các loại hơi khác cũng được bơm vào để làm sạch lò.
Vì lớp SiO2 được đắp lên (deposit) mặt wafer từ chất hơi của TEOS, cho nên lối làm này được gọi trong một tên chung là Chemical Vapor Deposition hay viết tắt là CVD. Lối "nấu" CVD được dùng rộng rãi trong ngành này. Chẳng hạn như đắp lớp tungsten, từ chất lỏng (dưới sức ép cao hơn không khí) tungsten hexafloride WF6. Hoặc lớp TiN (titanium nitride) từ chất lỏng TDMAT.
Các cổng đã xong (diffusion, implant). Các mạch điện đã xong (CMP, Etch, Thinfilms). Bây giờ thì tới lớp bảo vệ.
Lớp này nằm trong khâu Thinfilms luôn. Lớp cuối cùng này kêu là passivation layer. Nó là từ chữ passive (bị động). Mục đích chính là che trở cho mạch điện bên dưới: chống rỉ sét và chống trầy truạ.
Thường thì họ dùng silicon nitride tạo ra từ máy CVD. Lớp này dầy mỏng thì tùy theo hãng. Thường thì họ phủ hết wafer rồi sau đó qua khâu Etch để đục lỗ trên mấy cái pad.
Pad là một mặt kim loại sẽ được dùng để:
1. Đầu tiên là thử IC. Khâu này kêu là probe.
2. Thứ 2 là dùng để "nối" dây điện từ "die" ra ngoài "chân" chip/IC cho người dùng. Khâu này gọi là wire bonding. Nó nằm trước khâu đóng gói (tìm hiểu sâu thêm khâu này ở đây).
Sẵn đây thì nói luôn về pad. Thường thì hình vuông. Có khi hình chữ nhật (để nối thêm dây điện cho tăng cường độ). Có loại hình lục lăng.
Thường thì pad dùng để probe và wirebond. Tuy nhiên nếu probe nhiều lần sẽ làm hư mặt kim loại này và sẽ không "ăn" khi hàn dây điện trong khâu wire bonding. Thế thì bao nhiêu lần mới hư ? Chừng 3 lần là thấy nó hư rồi. Một wafer đi qua khâu test thường bị probe 2 lần. Một lần cho thử thường và một lần để thử QA (quality assuarance). Vì thế mà có nhiều loại wafer họ làm 2 pad dính với nhau. Một pad để probe trong khâu test và pad kia dùng cho bond.
Bây giờ quay lại chuyện đục lỗ trên lớp passivation. Tới đây các bạn đã đoán ra tại sao rồi chứ gì? Họ đục lỗ để probe và bond. Nếu không thì khó làm lắm.
Tới đây là đa số die đã xong rồi, tức là mạch điện đã xong tất cả chỉ chờ thử nghiệm thôi.
Tuy nhiên một số die khác thì cần thêm phần trimming. Sẽ nói sau trong khâu probe.
Trong bài viết này sẽ đi sâu chi tiết vào quá trình này và chủ yếu về màng mỏng cho lớp dẫn điện, lớp cách điện và cuối cùng là lớp bảo vệ vi mạch IC đã hoàn thiện.
Wafer sau khi đã có transistor rồi thì mục kế tiếp là nối chúng lại với nhau bằng dây kim loại.
Khâu làm về phần kim loại này thường được gọi là khâu Thin film. Tuy nhiên không phải lúc nào khâu này cũng làm về kim loại. Khâu này cũng làm về lớp EPI (Epitaxy) hay làm lớp cách điện để các dây không chạm nhau.
Một số màng phổ biến bao gồm:
• Silicon Dioxide - chất cách điện.
• Silicon Nitride - bảo vệ vi mạch IC đã hoàn thiện.
• Polysilicon - được sử dụng làm dây dẫn và điện cực điều khiển cho một số loại bóng bán dẫn.
• Nhôm - được sử dụng làm conductor.
• Đồng - loại conductor mới nhất, có điện trở thấp hơn nhôm.
• Titanium Nitride hoặc Tantalum Nitride - được sử dụng làm rào cản giữa các màng để ngăn tương tác.
Lớp kim loại thì gọi là metal layer. Lớp cách điện thì gọi là dielectric layer.
Cũng giống như PCB, wafer có nhiều lớp dây điện và lớp cách điện. Trong fab lớp cách điện dưới cùng (tức là nằm ngay trên mấy transistor, diode) gọi là D1 (D= viết tắt cho dielectric). Trên lớp D1 này là lớp M1 ( metal 1). Rồi tới D2, M2, D3, M3, v.v. IC càng phức tạp thì càng nhiều lớp D và M. Một con 486 có chừng 5 lớp D và M. Lớp trên cùng để bảo vệ IC không gọi là D mà là passivation layer. Lớp này dùng để chống lại oxit hóa các mạch điện kim loại và cũng dùng làm "vỏ" cứng chống lại trầy trụa và bụi bặm.
Cũng giống như PCB, muốn nối mạch từ lớp này qua lớp khác thì dùng via. Khác với PCB là via này không rỗng, mà được bịt kín với kim loại, do đó mà nó còn được gọi là via plug hay plug. Tuy nhiên có người (hãng) gọi lỗ trên lớp cách điện là via, còn "cục" kim loại nằm trong via để nối từ lớp M này qua lớp M khác gọi là plug.
Thế thì kim loại nào dùng trong IC. Nhiều thứ lắm: Nhôm, nickle, titanium, tungsten, đồng, cobalt, vàng, bạch kim, và nhiều hợp kim khác. Đồng thì mới được dùng rộng rãi trong vòng 10 năm nay. Lý do chính là nó khó làm hơn các kim loại khác, và dơ hơn các kim loại khác. Bạch kim thì gần như là không còn dùng vì quá mắc. Vàng thì cũng vậy.
Trước khi dẫn dây điện thì cần một lớp cách điện (dielectric layer). Lớp cách điện đầu tiên này kêu là D1. Muốn trải một lớp D1 thì hơi khó vì nó không phải là một mặt phẳng. Thường thì lớp D1 này dùng process gọi là SOG (spin on glass/ spun on glass).
Cách làm thì giống như tráng mực cảm quang đã nói trong một bài viết trước. Tức là wafer được bỏ lên một cái đĩa, quay một vận tốc nào đó rồi "nhỏ" mực lên tâm của wafer. Lực ly tâm làm mực trải đều ra trên mặt wafer thành một lớp mỏng.
Trong SOG thì cũng như vậy thôi. Nhưng thay vì dùng mực thì họ dùng một chất thủy tinh trong thể lỏng. Đây là một chất có nhiều solvent nên rất dễ cháy. Nó thường được chứa trong tủ lạnh (loại chống nổ) để bảo quản lâu vì ở nhiệt độ cao chất này bốc hơi nhanh và biến thành dạng thủy tinh cứng như kiếng cửa sổ.
Máy SOG thì chạy như thế này:
1. Wafer đưa lên chuck (đĩa), lực chân không sẽ hút wafer xuống chuck.
2. Quay chuck.
3. Phun nước DI (deinonized) cho sạch mặt wafer.
4. Phun IPA (cồn) cho khô nước.
5. Phun chất SOG, thay đổi độ quay để có độ dầy theo ý muốn.
6. Đưa qua lò nướng từ 200-300C cho khô chất lỏng SOG và biến nó thành thủy tinh.
Thường thì process này được lập lại vài lần để mặt wafer thật phẳng. Tại sao cần phẳng ? Tại vì tới khâu kế tiếp để trải dây điện lên, nếu lồi lõm quá lớp dẫn điện sẽ không đều, dễ bị đứt.
Những nguy hiểm trên khâu SOG:
1. Chất dễ cháy: SOG và IPA.
2. Khi lau chùi máy phải dùng acid HF. Chỉ có acid này mới ăn được thủy tinh thôi. Chất này không làm cháy da nhưng lại thấm qua da và ăn thủng xương.
Ngoài SOG ra thì còn 1 cách nữa là dùng TEOS. TEOS là viết tắt của Tetraethyl Orthosilicate.
Nó là một chất lỏng, nhưng khi phân hóa ra thì biến thành hơi và để lại Silicon Dioxide. Máy móc làm lớp cách điện này phức tạp hơn với máy SOG. Trước hết TEOS đưa qua máy bơm hơi để làm thành dạng hơi. Hơi TEOS được đưa vào trong lò dưới áp suất thấp (chừng vài Torr, áp suất không khí là 760 Torr tại mặt biển, hay 760mm thủy ngân).
Trong lò này khi hơi TEOS bơm vào thì nhiệt độ đang nằm khoảng 300-400C. Khi bắt đầu chạy thì nhiệt độ lên khoảng 450C hoặc cao hơn. Nên nhớ rằng mỗi hãng có một công thức riêng. Đây chỉ là mô tả nói chung mang tính khái niệm về lối làm chất cách điện dùng TEOS. Tùy theo độ dầy của lớp cách điện mà thời gian và số lượng hơi TEOS sẽ được bơm vào.
Nói thì đơn giản thế đấy, nhưng trước khi đưa wafer vào chạy và sau khi chạy xong thì các loại hơi khác cũng được bơm vào để làm sạch lò.
Vì lớp SiO2 được đắp lên (deposit) mặt wafer từ chất hơi của TEOS, cho nên lối làm này được gọi trong một tên chung là Chemical Vapor Deposition hay viết tắt là CVD. Lối "nấu" CVD được dùng rộng rãi trong ngành này. Chẳng hạn như đắp lớp tungsten, từ chất lỏng (dưới sức ép cao hơn không khí) tungsten hexafloride WF6. Hoặc lớp TiN (titanium nitride) từ chất lỏng TDMAT.
Các cổng đã xong (diffusion, implant). Các mạch điện đã xong (CMP, Etch, Thinfilms). Bây giờ thì tới lớp bảo vệ.
Lớp này nằm trong khâu Thinfilms luôn. Lớp cuối cùng này kêu là passivation layer. Nó là từ chữ passive (bị động). Mục đích chính là che trở cho mạch điện bên dưới: chống rỉ sét và chống trầy truạ.
Thường thì họ dùng silicon nitride tạo ra từ máy CVD. Lớp này dầy mỏng thì tùy theo hãng. Thường thì họ phủ hết wafer rồi sau đó qua khâu Etch để đục lỗ trên mấy cái pad.
Pad là một mặt kim loại sẽ được dùng để:
1. Đầu tiên là thử IC. Khâu này kêu là probe.
2. Thứ 2 là dùng để "nối" dây điện từ "die" ra ngoài "chân" chip/IC cho người dùng. Khâu này gọi là wire bonding. Nó nằm trước khâu đóng gói (tìm hiểu sâu thêm khâu này ở đây).
Sẵn đây thì nói luôn về pad. Thường thì hình vuông. Có khi hình chữ nhật (để nối thêm dây điện cho tăng cường độ). Có loại hình lục lăng.
Thường thì pad dùng để probe và wirebond. Tuy nhiên nếu probe nhiều lần sẽ làm hư mặt kim loại này và sẽ không "ăn" khi hàn dây điện trong khâu wire bonding. Thế thì bao nhiêu lần mới hư ? Chừng 3 lần là thấy nó hư rồi. Một wafer đi qua khâu test thường bị probe 2 lần. Một lần cho thử thường và một lần để thử QA (quality assuarance). Vì thế mà có nhiều loại wafer họ làm 2 pad dính với nhau. Một pad để probe trong khâu test và pad kia dùng cho bond.
Bây giờ quay lại chuyện đục lỗ trên lớp passivation. Tới đây các bạn đã đoán ra tại sao rồi chứ gì? Họ đục lỗ để probe và bond. Nếu không thì khó làm lắm.
Tới đây là đa số die đã xong rồi, tức là mạch điện đã xong tất cả chỉ chờ thử nghiệm thôi.
Tuy nhiên một số die khác thì cần thêm phần trimming. Sẽ nói sau trong khâu probe.
0 comments: